비동기 순서논리회로
시간지연소자를 사용, 신호전달을 위해 시간이 걸리므로 기억능력을 가짐
논리게이트로 구성되는 시간지연소자는 게이트간 피드백때문에 예측못한 동작, 불안정한 상태 빈번
동기 선수논리회로
특정 순간에서만 저장요소의 내용을 변화시킬수 있는 신호사용 (클럭펄스)
클럭펄스를 시스템 전체에 제공
입력에 클럭펄스를 제공하는 동기순서논리회로는 '클럭을 가진 순서논리회로'
플립플롭이라는 저장 요소를 사용 (가장 보편적으로 사용되는 순서논리회로)
1. 플립플롭
입력신호에 의해 상태를 바꾸도록 지시가 있을때까지 현재의 상태를 유지하는 논리소자
1비트의 2진 정보를 저장, 클럭 신호에 의해 출력상태를 바꿈
▷종류
- SR래치
넓은 의미의 플립플롭으로, 구동 입력이 1일때 출력이 바뀌며 비동기 순서논리소자
- RS플립플롭, D플립플롭, J/K F/F, T F/F, 마스터-슬레이브 F/F
클럭신호에 의해 출력이 바뀌는 동기 순서논리소자
▷트리거링
- 플립플롭의 상태는 제어신호의 순간적인 변화인 트리거에 따라 바뀜
- 레벨 트리거 (논리값이 1인 동안 입력이 출력에 영향을 미침) 레이스 현상 발생
- 에지 트리거 (상승에지나 하강에지동안 입력이 출력에 영향을 미침)레이스 현상 해결
(1) SR래치
2개의 NOR Gate나 NAND GATE로 구성
(2) RS플립플롭
SR래치에 게이트를 추가하여 제어입력을 가진 SR래치 (클럭을 가진 RS플립플롭)
(3) D플립플롭
RS플립플롭의 문제점 해결 (미정상태 제거, S와 R이 동시에 1을 가지지 않음)제어입력 D는 (C가 1인 경우에) 1이면 Set, 0이면 Reset 
(4) JK플립플롭
입력 J와 K를 가지는 플립플롭 ( K와 J는 현재상태의 보수를 취함 )
J, K가 모두 1일때 출력이 보수가 취해져도, 클럭펄스가 남으면 반복적으로 보수를 취하는 문제점
(5) T플립플롭
JK플립플롭의 변화된 형태, J와 K의 입력을 묶어서 하나로 만들고 상태를 반전시킴
(6) 마스터 슬레이브 플립플롭
JK플립플롭의 문제인 레이스 현상을 해결 (J와 K가 모두 1일때 클럭펄스에 의해 보수를 반복적으로 취함)
기존의 플립플롭에 인버터를 추가하여 상승에지에서 마스터를 신호, 하강펄스에서 슬레이브 세트
2. 순서논리회로의 분석
(1) 분석
▷ 상태표로 동작분석
입출력 관계와 시간지연소자인 플립플롭의 상태에 따라 회로의 동작이 결정 (회로의 시간적인 변화고려)
플립플롭의 입력이 조합논리회로의 출력이 되며, 출력함수가 플립플롭의 입력함수가 되는 플립플롭의 입력방정식
현재와 다음상태로 구분하여 상태표 작성
▷ 특성표 참조
JK플립플롭의 경우 특성표(플립플롭)가 필요 (D플립플롭과 달리 다음상태만으로 입력방정식 도출 불가)
플립플롭별로 특성표를 참조하여 상태표 작성
▷ 상태도
상태표를 그림으로 나타낸 것이며, 도형으로 나타내어 회로분석에 용이
(2)순서논리회로의 설계
▷ D플립플롭의 설계
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